TSMC ha conseguido tener una productividad en el proceso de 5 nm más alta de la inicialmente esperada. Eso ha permitido que haya una creciente cantidad de chips en el mercado utilizando esta litografía, y como las de 4 nm son versiones de la de 5 nm, el siguiente cambio mayor se producirá con la llegada de la litografía de 3 nm. Pero si bien todo apuntaba a que marchaban viento en popa las pruebas de producción, ahora llega DigiTimes a decir que no. ¿Bulo o verdad?
El artículo indica que TSMC estaría teniendo problemas para alcanzar la productividad objetivo, aunque es parco en detalles como la causa de ello. Hace referencia a la creación de un nuevo nodo N3B además de los N3 y N3E para ajustarse a las necesidades de distintos fabricantes. La variación de ese proceso N3B tendría que ver con el coste de producción.
De ser cierta esa baja productividad la compañía podría quedarse corto de efectivo para financiar su expansión. Además, provocaría que diversos clientes se quedaran en los nodos N4, N5 y derivados, que serían más rentables para ellos pero menos para TSMC. Esto haría que no se liberaran esos procesos para otros clientes que están esperando los huecos. Por ejemplo, AMD, que está esperando a que Apple abandone los 4-5 nm para hacerse con una mayor cuota de producción.
La producción de prueba a 3 nm debería empezar en la segunda mitad del año para algún cliente —seguramente Apple— antes de la producción en masa para otros clientes en el primer semestre de 2023. Apple podría absorber una baja productividad de un proceso puntero porque ya lo ha hecho en otras ocasiones, pero aun así resulta rara esta información porque el proceso mantiene las estructura de aleta de los transistores (FinFET) en lugar de dar el paso a los transistores de efecto de campo de puerta amplia (GAAFET).
Vía: Tom's Hardware.