Intel mencionó de pasada la interconexión CXL durante la presentación de la serie de chips Agilex. Solo mencionó que es un nuevo protocolo de interconexión compatible con la conexión PCIe 5.0 que implementan estos chips de matrices de puertas programables (FPGA) que tienen un uso polivalente en el sector de la inteligencia artificial. Ahora ha dado más información sobre esta nueva interconexión de la FPGA con otros dispositivos externos.
CXL es el acrónimo de 'enlace exprés de cómputo' y usa la señalización física de PCIe 5.0 si bien es un protocolo lógico distinto. En un momento en el que todavía PCIe 4.0 no ha llegado a los PC generalistas Intel también indica que esta versión es fundamental para el rápido desarrollo e implementación de PCIe 6.0 en el sector.
Es habitual que las compañías desarrollen sus propios protocolos de interconexión, pero a diferencia del NVLink de Nvidia, que es lo más parecido que hay, es compatible con el equipamiento que el estándar PCIe y por tanto tiene beneficios a la hora de usarse en centros de datos. Queda a decisión de la empresa usar en su servidor un dispositivo con PCIe 5.0 o inferior, o usar en su lugar un producto que implemente CXL para conectarlo a la FPGA u otros chips que lo implementen. Esto lo hace mediante un puerto autonegociado que determina el protocolo a usar.
Esta interconexión, al usar la señalización física de PCIe 5.0, funciona a 32 Gb/s, y eso permite una comunicación más rápida y directa con el procesador. En este sentido, implementa tres subprotocolos en función de lo que el dispositivo externo quiera acceder del procesador principal. En un escenario en el que CXL lo use una aceleradora, se usan CXL.io, CXL.cache y CXL.memory para acceder a los diferentes subsistemas del procesador principal.
Intel también incide en que es un protocolo pensado para tener una baja latencia de acceso, que es lo que más suele lastrar a este tipo de comunicaciones, incluidas las tarjetas gráficas y otros dispositivos por PCIe. Lo hace con una pila de capas más versátil y usando un modelo de protocolo asimétrico en el que se eliminen redundancias de funcionamiento en los dispositivos externos pero manteniendo la coherencia de la información en el búfer sin tener que consultar con el procesador.
Vía: TechPowerUp.
