Pat Gelsinger desmiente que la litografía 18A de Intel tenga una baja productividad

La tendencia la última semana fue meterse con Intel por despedir a Pat Gelsinger como director ejecutivo. Bueno, le hizo dimitir enseñándole la puerta de salida, que es la forma de hacer las cosas a esos niveles. Es una decisión mala en esta situación porque su estrategia de futuro es la adecuada, y se basa en el éxito de Intel Foundry. Así que, como estaba de moda meterse con Intel, de una noticia de un medio desconocido se hizo bola el hecho de que decía, sin más, que la productividad de la litografía 18A (1.8 nm) de Intel estaba en solo un 10 % a estas alturas del año. Pat Gelsinger ha salido a desmentirlo, aunque ya no trabaje en la compañía. Pero requiere explicación porque el dato del 10 % de productividad puede no ser mentira, sino que depende de algunos factores.

Ha asegurado que es un bulo que el 18A tenga baja productividad en este momento de su rampa de producción, citando el dato que dio en septiembre de una tasa de defectos de 0.4 defectos por centímetro cuadrado y por tanto es un dato que es público. Por comparación, el proceso litográfico de 7 nm y 5 nm de TSMC estuvo en el momento de desarrollo —a tres trimestres de su uso en producción en masa— en el que estaba el 18A de Intel en una tasa de defectos de 0.33 def/cm². Eso ocurrirá para el 18A en el tercer trimestre de 2025. De hecho, 0.4 def/cm² es una tasa razonablemente buena teniendo en cuenta toda la nueva tecnología que lleva, incluidos los transistores de efecto de campo de puerta envolvente (GAAFET) que Intel llama RibbonFET y son nanoláminas y no nanotubos. Esto permite jugar con su longitud para mejorar el rendimiento a costa del consumo, pero sobre todo permite ajustar el diseño de los RibbonFET a las necesidades de sus clientes.

En general, en el estado en que estaba el 18A en septiembre, incluso una tasa de defectos de 0.5 habría sido considerada buena. Luego ya todo depende del tamaño del chip para que afecte más o menos a la producción. Una menor tasa es necesaria si los chips son muy grandes, y una tasa mayor es más tolerable si los chips son más pequeños. Con esta tasa de 0.4 def/cm² y un diseño de chips de 800 mm² (23 mm × 35 mm), se extraerían 65 chips con una productividad de entorno al 9 % o seis chips buenos. Pero en este estado de desarrollo de la litografía, es una buena tasa de defectos.

Vía: Tom's Hardware.