TSMC ha estirado un poco más de lo debido el uso de los FinFET en sus litografías porque su actual proceso más avanzado, el de 3 nm, los conserva a diferencia de lo que ha hecho Samsung. Sin embargo, eso le permitirá lanzar una litografía de 2 nm mejorada, con unos GAAFET bastante más avanzados. No ha dado demasiados detalles sobre ese proceso al que llama N2, que entrará en producción en masa a finales de 2025, ni su segunda generación N2P, o los ha dado con cuentagotas. Ahora ha hablado un poquito más de estos en el Simposio Europeo de Tecnología 2023 de TSMC.

Una de las mejoras se centra en los condensadores, estructura básica para la creación de la SRAM (caché, por ejemplo) que integran los chips lógicos, y que de los 5 nm a los 3 nm no ha conseguido reducir su tamaño significativamente. El proceso N2 incluirá un nuevo tipo de condensador de rendimiento superalto con metal-aislante-metal (SHPMIM) que duplica la densidad de carga respecto a la estructura de condensador actual de densidad superalta (SHDMIM) y reduce a la mitad la resistencia de la estructura.

También mejora la capa de redistribución de interconexiones (RDL), una capa metálica adicional en la fabricación de los chips que permite redistribuir las señales eléctricas y las conexiones entre diferentes componentes. A partir del proceso N2 utilizará una capa basada en cobre en lugar de una basada en el aluminio como hace actualmente, reduciendo la resistencia de la capa un 30 % y la de las vías a través de silicio que la atraviesen un 60 %.

El proceso N2P, que entrará en producción en masa a finales de 2026 o principios de 2027, añadirá gestión de energía trasera (backside power delivery) en los chips, que es mover la entrega de energía a la parte más inferior de la oblea, donde se crean los transistores, en lugar de tener que atravesar capas y capas de la oblea hasta entregarles la energía. Se aumenta la integridad de la señal al reducir el ruido, tiene menores pérdidas y permite una mayor densidad de chips. Con esto, el proceso N2P debería tener un 10-12 % más de rendimiento a la vez que reduciría el tamaño de las estructuras lógicas un 10-15 %.

Pero las desventajas son que aumenta la complejidad de la fabricación de los chips, tanto por maquinaria necesaria como pasos extras en la producción de las obleas, por lo que puede haber una mayor cantidad de defectos, pero también que no se podrá usar con todos los tipos de chips, al menos en la primera generación que desarrolle TSMC.

Vía: AnandTech, SemiEngineering.