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TSMC nunca ha tenido muchas ganas de abrir una fábrica de chips en EUA debido a que los costes iban a ser demasiado altos y los beneficios económicos nulos. Pero se decidió a abrir una por presiones geopolíticas y por las subvenciones prometidas por el estado de Arizona y por el Gobierno federal de los EUA, con Biden a la cabeza. Pero a la hora de la verdad, la compañía no ha tenido más que problemas a la hora de desarrollar el proyecto, y ahora ha aplazado la entrada en funcionamiento de la planta hasta (al menos) 2025.

Hay cierto runrún dentro del sector de los semiconductores sobre que la productividad de la litografía de 3 nm TSMC es bastante baja. Se habla incluso de que se sitúa sobre el 55 %, lo que estaría llevando a que Apple podría estar pagando por chip bueno y no por oblea producida. Una productividad del 55 % es terriblemente bajo. Incluso un 65 % lo sería para que un proceso litográfico sea rentable para cualquier fundición. Samsung aparentemente también tendría una baja productividad en su proceso de 3 nm, y sería en torno al 60 %.

La producción de las obleas de las que se recortan los chips en bruto es solo una parte del proceso de fabricación de chips funcionales. La otra, y que cada día es tanto o más importante, es el proceso de testeo y encapsulado que produce los chips en su formato final para usar en cualquier dispositivo. TSMC es la que tiene los procesos de encapsulado más avanzados. Se ha disparado las solicitudes de uso de estos procesos por lo que TSMC está acelerando la expansión de sus fábricas de etapa final para cubrir la demanda.

A estas alturas está claro que el proceso de 3 nm (N3) de TSMC está teniendo problemas de productividad porque no hay productos anunciados que lo usen. Y eso que hace siete meses que supuestamente entro en producción en masa, tras un retraso adicional. La principal afectada es Apple, que por su peso de cara a las cuentas de TSMC aparentemente está pagándole no por oblea producida, como es normal en el sector, sino por chip bueno extraído de cada oblea.

Los principales chips para inteligencia artificial (IA) y computación de alto rendimiento (HPC) están siendo diseñados por compañías que no tienen capacidad de producción de chips, por lo que tienen que recurrir a las fundiciones para ello. Pero como el mercado de las fundiciones solo hay dos que tienen los procesos litográficos más avanzados (Samsung y TSMC), y puesto que el sector mueve muchísimo dinero, la búsqueda de la mejor litografía está acabando en TSMC. Según Digitimes, la taiwanesa acapara esta producción de chips.

Además de aumentar su capacidad de producción, TSMC está aumentando sustancialmente su capacidad de procesamiento de chips utilizando procesos avanzados. Eso ha llevado a rumores sobre un aumento de la producción para NVIDIA y sus chips para centros de datos como el H100. Ahora TSMC ha inaugurado oficialmente la Fab 6 de Ensamblado Avanzado, que no hay que confundir con la Fab 6 normal de producción de chips. Están incluso en ciudades distintas.

La producción de las obleas es solo una parte de la producción de los chips ya que hoy en día es tan importante o más su encapsulado. Dentro de las técnicas más solicitadas a TSMC está CoWoS (chip sobre oblea sobre sustrato), que es la utilizada para chips como los A100 y H100 de NVIDIA. Pero la altísima demanda de estas unidades de procesamiento gráfico para computación, y específicamente de inteligencia artificial, habría hecho que TSMC tenga que expandir la producción en sus plantas de encapsulado.

TSMC ha estirado un poco más de lo debido el uso de los FinFET en sus litografías porque su actual proceso más avanzado, el de 3 nm, los conserva a diferencia de lo que ha hecho Samsung. Sin embargo, eso le permitirá lanzar una litografía de 2 nm mejorada, con unos GAAFET bastante más avanzados. No ha dado demasiados detalles sobre ese proceso al que llama N2, que entrará en producción en masa a finales de 2025, ni su segunda generación N2P, o los ha dado con cuentagotas. Ahora ha hablado un poquito más de estos en el Simposio Europeo de Tecnología 2023 de TSMC.

El diseño de chips lógicos se basa principalmente en transistores, pero siempre hay una cierta cantidad de SRAM en su interior, por ejemplo para caché, que está creada con condensadores. Un análisis previo de Wikichip de la reducción de la SRAM en los últimos procesos litográficos de TSMC apuntaba a una reducción mínimo del tamaño de esas estructuras, lo cual lleva a chips que reducen su tamaño menos de deseable y por tanto son más caros para los clientes de TSMC. Se centraba en el proceso N3 (3 nm), pero en los derivados (N3E, N3P, N3X, N3S) el tamaño de los condensadores no se va a reducir.

TSMC anunció a finales de 2021 una nueva variación de su proceso de 4 nm, basado en el de 5 nm, orientado a computación de alto rendimiento. Ese proceso es el N4X, y es uno que es capaz de proporcionar mayor corriente a los transistores durante más tiempo y de manera más estable haciendo varias modificaciones a la forma de crearse los chips. A pesar de esas modificaciones, mantiene la compatibilidad de desarrollo con el actual proceso N4P.